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多端口存儲器在多機系統(tǒng)中的應用
摘要：介紹雙口RAM和FIFO的結構原理及仲裁邏輯控制；詳細說明二者在由數(shù)字信號處理器和MCS-51單片機構成的多機系統(tǒng)中的應用，并對二者進行了比較。前言
在測控、儀器儀表、語音信號處理和圖像通信領域中往往需要多處理器分工完成數(shù)字信號處理（DSP）算法和與外部系統(tǒng)的通信、控制、數(shù)據(jù)采集和人機接口功能。在多機系統(tǒng)中，CPU之間的通信常采用以下幾種方式：（1）串行通信。這種方式相對簡單，由于受到波特率的限制，在不同檔次單片機之間需要通信業(yè)務大的場合得不到很好的通信效果。
（2）并行通信。利用CPU的I/O功能在CPU之間增加緩沖器或鎖存器實現(xiàn)雙機通信。通信性能較串行通信有所提高，但仍然得不到理想的效果。（3）利用共享式存儲器實現(xiàn)。DMA方式就是其中的一種，能夠達到數(shù)據(jù)的高速傳輸，但不能同時訪問存儲器，CPU必須等待總線，而且有些CPU不支持DMA功能。另一種是利用多端口存儲器，雙口RAM和FIFO是常用的兩種多端口的存儲器，允許多CPU同時訪問存儲器，大大提高了通信效率，而且對CPU沒有過多的要求，特別適合異種CPU之間異步高速系統(tǒng)中。因此，受到硬件設計者的青睞。
一、兩種多端口存儲器
1.雙口RAM的仲裁控制
雙口RAM是常見的共享式多端口存儲器，以圖1所示通用雙口靜態(tài)RAM為例來說明雙口RAM的工作原理和仲裁邏輯控制。雙口RAM最大的特點是存儲數(shù)據(jù)共享。圖1中，一個存儲器配備兩套獨立的地址、數(shù)據(jù)和控制線，允許兩個獨立的CPU或控制器同時異步地訪問存儲單元。既然數(shù)據(jù)共享，就必須存在訪問仲裁控制。內(nèi)部仲裁邏輯控制提供以下功能：對同一地址單元訪問的時序控制；存儲單元數(shù)據(jù)塊的訪問權限分配；信令交換邏輯（例如中斷信號）等。
（1）對同一地址單元訪問的競爭控制
如果同時訪問雙口RAM的同一存儲單元，勢必造成數(shù)據(jù)訪問失真。為了防止沖突的發(fā)生，采用Busy邏輯控制，也稱硬件地址仲裁邏輯。圖2給出了地址總線發(fā)生匹配時的競爭時序。，此處只給出了地址總線選通信信號先于片選脈沖信號的情況，而且，兩端的片選信號至少相差tAPS——仲裁最小時間間隔（IDT7132為5ns），內(nèi)部仲裁邏輯控制才可給后訪問的一方輸出Busy閉鎖信號，將訪問權交給另一方直至結束對該地址單元的訪問，才撤消Busy閉鎖信號，將訪問權交給另一方直至結束對該地址單元的訪問，才撤消Busy閉鎖信號。即使在極限情況，兩個CPU幾乎同時訪問同一單元——地址匹配時片選信號低跳變之差少于tAPS，Busy閉鎖信號也僅輸出給其中任一CPU，只允許一個CPU訪問該地址單元。仲裁控制不會同時向兩個CPU發(fā)Busy閉鎖信號。
（2）存儲單元數(shù)據(jù)塊的訪問權限分配
存儲單元數(shù)據(jù)塊的訪問權限分配只允許在某一時間段內(nèi)由1個CPU對自定義的某一數(shù)據(jù)塊進行讀寫操作，這將有助于存儲數(shù)據(jù)的保護，更有效地避免地址沖突。信號量（Semaphore，簡稱SEM）仲裁閉鎖就是一種硬件電路結合軟件實現(xiàn)訪問權限分配方法。SEM單元是與存儲單元無關的獨立標志單元，圖3給出了一個信號量閉鎖邏輯框圖。兩個觸發(fā)器在初始化時均使SEM允許輸出為高電平，等待雙方申請SEM。如果收到一方寫入的SEM信號（通常低電平寫入），如圖3所示，仲裁電路將使其中一個觸發(fā)器的SEM允許輸出端為低電平，而閉鎖另一個SEM允許輸出端使其繼續(xù)保持高電平。只有當先請求的一方撤消SEM信號，即寫入高電平，才使另一SEM允許輸出端的閉鎖得到解除，恢復等待新的SEM申請。
（3）信令交換邏輯（signaling logic）
為了提高數(shù)據(jù)的交換能力，有些雙口RAM采用信令交換邏輯來通知對方。IDT7130（1K容量）就是采用中斷方式交換信令。利用兩個特殊的單元（3FFH和3FEH）作為信令字和中斷源。假設左端CPU向3FFH寫入信令，將由寫信號和地址選通信號觸發(fā)右端的中斷輸出，只有當右端的CPU響應中斷并讀取3FFH信令字單元，其中斷才被雙口RAM撤消。
以上是雙口RAM自身提供的仲裁邏輯控制，也可采用自行設計的仲裁協(xié)議。下面的實例將介紹這種方法。
2.FIFO的工作原理
FIFO（First In First Out）全稱是先進先出的存儲器。先進先出也是FIFO的主要特點。
20世紀80年代早期，F(xiàn)IFO芯片是基于移位寄存器的中規(guī)模邏輯器件。容量為n的這種FIFO中，輸入的數(shù)據(jù)逐個寄存器移位，經(jīng)n次移位才能輸出。因此，這種FIFO的輸入到輸出延時與容量成正比，工作效率得到限制。
為了提高FIFO的容量和減小輸出延時，現(xiàn)在FIFO內(nèi)部存儲器均采用雙口RAM，數(shù)據(jù)從輸入到讀出的延遲大大縮小。以通用的IDT7202為例，結構框圖如圖4所示。輸入和輸出具有兩套數(shù)據(jù)線。獨立的讀寫地址指針在讀寫脈沖的控制下順序地從雙口RAM讀寫數(shù)據(jù)，讀寫指針均從第一個存儲單元開始，到最后個存儲單元，然后，又回到第一個存儲單元。標志邏輯部分即內(nèi)部仲裁電路通過對讀指針和寫指針的比較，相應給出雙口RAM的空（EF）和滿（FF）狀態(tài)指示，甚至還有中間指示（XO/HF）。如果內(nèi)部仲裁僅提供空和滿狀態(tài)指示，F(xiàn)IFO的傳輸效率得不到充分的艇。新型的FIFO提供可編程標志功能，例如，可以設置空加4或滿減4的標志輸出。目前，為了使容量得到更大提高
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