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FPGA在波分復(fù)用系統(tǒng)光監(jiān)控信道中的應(yīng)用
畢業(yè)論文摘要：在波分復(fù)用系統(tǒng)中，光監(jiān)控信道用來傳送網(wǎng)管信息，包括系統(tǒng)的狀態(tài)信息和控制命令信息。本文介紹了1種WDM光監(jiān)控信道的設(shè)計方法，使用Altera FPGA完成光監(jiān)控信道板的核心功能，通過采用TOP-DOWN設(shè)計方法，在FPGA中完成E1和HDLC功能。該設(shè)計已經(jīng)成熟應(yīng)用在實際的波分復(fù)用系統(tǒng)中。
關(guān)鍵詞：波分復(fù)用 FPGA 光監(jiān)控信道 E1 畢業(yè)論文 論文網(wǎng)
波分復(fù)用(WDM)是利用單模光纖低損耗區(qū)的巨大帶寬，將不同速率（波長）的光混合在1起進行傳輸，這些不同波長的光信號所承載的數(shù)字信號可以是相同速率、相同數(shù)據(jù)格式，也可以是不同速率、不同數(shù)據(jù)格式。可以通過增加新的波長特性，按用戶的要求確定網(wǎng)絡(luò)容量。對于2。5Gb/s以下的速率的WDM，目前的技術(shù)可以完全克服由于光纖的色散和光纖非線性效應(yīng)帶來的限制，滿足對傳輸容量和傳輸距離的各種需求。
WDM系統(tǒng)的構(gòu)成如圖1所示。發(fā)送端的光發(fā)射機發(fā)出波長不同而精度和穩(wěn)定度滿足1定要求的光信號，經(jīng)過光波長復(fù)用器復(fù)用在1起送入摻鉺光纖功率放大器（摻鉺光纖放大器主要用來彌補合波器引起的功率損失和提高光信號的發(fā)送功率），再將放大后的多路光信號送入光纖傳輸，中間可以根據(jù)情況決定有或沒有光線路放大器，到達接收端經(jīng)光前置放大器（主要用于提高接收靈敏度，以便延長傳輸距離）放大以后，送入光波長分波器分解出原來的各路光信號。
WDM系統(tǒng)可以增加1個波長信道專用于對系統(tǒng)的管理，這個信道就是所謂的光監(jiān)控信道（Optical Supervising Channel－OSC）對于采用摻鉺光纖放大器（EDFA）技術(shù)的光線路放大器，EDFA 的增益區(qū)為 1530 nm ~1565 nm， 光監(jiān)控通路必須位于EDFA有用增益帶寬的外面（帶外OSC），為1510 nm。監(jiān)控通路采用信號翻轉(zhuǎn)碼 CMI 為線路碼型。
按照ITU-T的建議，WDM系統(tǒng)的光監(jiān)控信道應(yīng)該與主信道完全獨立。在OTM站，在發(fā)方向，監(jiān)控信道是在合波、放大后才接入監(jiān)控信道的；在收方向，監(jiān)控信道是首先被分離的，之后系統(tǒng)才對主信道進行預(yù)放和分波。同樣在OLA站點，發(fā)方向，是最后才接入監(jiān)控信道；收方向，最先分離出監(jiān)控信道。在整個傳送過程中，監(jiān)控信道沒有參與放大，但在每1個站點，都被終結(jié)和再生了。這點恰好與主信道相反，主信道在整個過程中都參與了光功率的放大，而在整個線路上沒有被終結(jié)和再生，波分設(shè)備只是為其提供了1個個通明的光通道。
監(jiān)控通路接口參數(shù)
監(jiān)控通路的接口參數(shù)如表1-4。
表1-1 監(jiān)控通路的接口參數(shù)
監(jiān)控波長 1510nm
監(jiān)控速率 2Mbit/s
信號碼型 CMI
信號發(fā)送功率 (0~-7dBm)
光源類型
光譜特性 MLM LD
*
最小接收靈敏度 -48dBm
1。1。1 監(jiān)控通路的幀結(jié)構(gòu)
監(jiān)控通路的2Mbit/s系統(tǒng)物理接口應(yīng)符合G。703要求。其幀結(jié)構(gòu)和比特率符合G。704的規(guī)定，如圖1-23所示。
0 1 2 3 。。。。。。。。 16 17 。。。。。。。 29 30 31
圖1-2 監(jiān)控通路的幀結(jié)構(gòu)
時隙0 ：幀同步字節(jié)。
幀結(jié)構(gòu)中至少有2個時隙作為公務(wù)聯(lián)絡(luò)通路，1個作為光中繼段公務(wù)聯(lián)絡(luò)，可在光放大器中繼站上接入。另1個作為光復(fù)用段之間的業(yè)務(wù)聯(lián)絡(luò)，可在WDM系統(tǒng)終端站接入。
幀結(jié)構(gòu)中至少有 1 個時隙供使用者(通常為網(wǎng)絡(luò)提供者)使用，可以在光線路放大器中繼站上接入。
幀結(jié)構(gòu)中必須有4 個字節(jié)作為光中繼段的 DCC 通道， 8個字節(jié)作為光復(fù)用段的DCC 通道，以傳送有關(guān) WDM 系統(tǒng)的網(wǎng)絡(luò)管理信息。終端設(shè)備有公務(wù)聯(lián)絡(luò)和使用者通路兩個接口。
至少有空閑字節(jié)，以準(zhǔn)備擴容時采用。
系統(tǒng)設(shè)計
本文討論的光監(jiān)控信道電路板電路由單片機，F(xiàn)PGA，光收/發(fā)模塊，及相關(guān)附屬電路組成，其中，F(xiàn)PGA完成系統(tǒng)的主要功能，是本電路板的核心。
光監(jiān)控信道電路板電路原理框圖如圖2所示：
其中，光收發(fā)模塊為武漢郵電科學(xué)院生產(chǎn)的2M光/電，電/光轉(zhuǎn)換模塊，工作波長為1510nm。 兩對光收發(fā)模塊可以完成光監(jiān)控信道兩個方向上的光/電， 電/光轉(zhuǎn)換。光收模塊將輸入的1510nm光信號光電轉(zhuǎn)換為4M CMI編碼電信號，送入FPGA，在FPGA中完成CMI/NRZ解碼，E1的幀同步，HDLC處理，將從其他站點傳送來的監(jiān)控信息取出到FPGA中的雙口RAM中，通過單片機讀出，由單片機通過串口送到管理板，監(jiān)控信息最終可以顯示到網(wǎng)管計算機上�！τ趶墓芾戆灏l(fā)出的本站需要傳送到其他站的監(jiān)控信息，由管理板通過串口發(fā)給單片機，單片機將需傳送的信息寫到FPGA內(nèi)的RAM中，F(xiàn)PGA將需傳送的信息進行HDLC與E1的成幀處理，CRC處理及NRZ/CMI編碼，然后送到光發(fā)送模塊進行電/光轉(zhuǎn)換，傳送到光纖線路中。
FPGA設(shè)計
FPGA選用Altera公司Cyclone系列EP1C12。Cyclone系列器件是低價格，中等密度的FPGA，內(nèi)部有12060個邏輯單元，52個4Kbit的RAM塊和2個內(nèi)部鎖相環(huán)。
通過VHDL實現(xiàn)系統(tǒng)功能，系統(tǒng)采用自頂向下的EDA設(shè)計流程，利用VHDL語言編程實現(xiàn)系統(tǒng)功能。
FPGA原理框圖如圖3：
發(fā)送部分主要由時鐘模塊、HDLC和E1時序產(chǎn)生及成幀模塊、NRZ/CMI編碼、公務(wù)電話處理模塊和單片機時序發(fā)生模塊組成。當(dāng)有監(jiān)控數(shù)據(jù)需要發(fā)送時，單片機向FPGA的雙口RAM寫入數(shù)據(jù)，數(shù)據(jù)寫完后單片機時序發(fā)生模塊將產(chǎn)生請求處理信號通知HDLC和E1時序產(chǎn)生及成幀模塊進行處理，HDLC和E1時序產(chǎn)生及成幀模塊將雙口RAM中的待傳送數(shù)據(jù)取出并進行處理，包括并/串轉(zhuǎn)換，HDLC標(biāo)志位添加與成幀，E1的成幀與CRC產(chǎn)生等，同時將兩路公用電話插入到E1的相應(yīng)時隙中，最后將E1送到NRZ/CMI編碼模塊進行編碼，編碼后送給電路板的光發(fā)模塊發(fā)送到線路中。
接收部分包括時鐘模塊、E1幀同步檢測與HDLC標(biāo)志字檢測處理模塊、NRZ/CMI解碼模塊、公務(wù)電話處理模塊、單片機時序產(chǎn)生模塊。對于由光收模塊來的碼流，先由CMI/NRZ解碼模塊進行解碼，然后進行E1幀同（失）步檢測，HDLC標(biāo)志字檢測，CRC檢測等。1旦發(fā)現(xiàn)是發(fā)送給本站的數(shù)據(jù)，則進行相應(yīng)的HDLC處理，串/并轉(zhuǎn)換，將數(shù)據(jù)存入到雙口RAM并通知單片機收取。如果不是發(fā)給本站的數(shù)據(jù)，則由發(fā)送部分的HDLC，E1時序產(chǎn)生，成幀模塊繼續(xù)向下1個站點傳輸。
本系統(tǒng)由FPGA完成光監(jiān)控信道板的核心功能。FPGA選用Altera公司Cyclone系列EP1C12，采用Top-down設(shè)計方法，用VHDL完成各功能模塊。兩路發(fā)送/接收邏輯共占FPGA75%的資源， 該系統(tǒng)已應(yīng)用在Wavexpress城域網(wǎng)波分復(fù)用設(shè)備中，工作狀態(tài)良好�！�
1、 ITU-T Recommendation G。692
2、 郵電技術(shù)規(guī)定YDN120-1999 《光波分復(fù)用系統(tǒng)總體技術(shù)要求》（暫行規(guī)定）
3、 孫學(xué)軍等《DWDM 傳輸系統(tǒng)原理與測試》北京：人民郵電出版社2000。2
4、 紀(jì)越峰《光波分復(fù)用系統(tǒng)》北京：北京郵電大學(xué)出版社 2001。11
5、 吳繼華，王誠《Altera FPGA/CPLD設(shè)計》北京：人民郵電出版社2005。7
6、 姜立東《VHDL語言程序設(shè)計及應(yīng)用》北京：北京郵電大學(xué)出版社 2004。6 畢業(yè)論文 論文網(wǎng)
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